Bel-electro.narod2.ru

Алгебра логики изучает связь между переменными, принимающими только значения "1" и "0".

Закон исключенного третьего

Если х ≠ 1, то х = 0, если х ≠ 0, то х = 1.

Логическая функция у = f(х₁,х₂,...,х_n) задана, когда каждому набору х однозначно сопоставляется у. Количество функций, образуемых n переменными равно:

Если n = 1, то => N = 4:
у₁ = 0,
у₂ = 1,
у₃ = х,
у₄ = /х.

Для двух переменных n = 2 и N= 16.

В таблице 1 приведены некоторые из возможных функций при n=2.

Элементарные логические функции

1) Конъюнкция (операция "и", логическое умножение). Конъюнкция нескольких переменных равна 1 лишь тогда, когда все переменные равны 1.Конъюнкция обозначается в виде произведения у = х₁·х₂, или у = х₁х₂, или у = х₁Λх₂. Обозначение элемента в схеме приведено на рис 2-1.

Рис.2-1 Конъюнктор

Таблица соответствия для конъюнкции

2) Дизъюнкция (операция "или", логическое сложение). Дизъюнкция нескольких переменных равна 1, если хотя бы одна из переменных равна 1. Дизъюнкция обозначается в виде суммы: у = х₁+х₂, или у = х₁Vх₂. Обозначение элемента в схеме приведено на рис.2-2.

Рис.2-2Дизъюнктор

Таблица соответствия для дизъюнкции

3) Инверсия (операция "не", логическое отрицание). Обозначение элемента в схеме приведено на рис 2-3.

Рис.2-3

Таблица соответствия для инверсии

х	у=
0	1
1	0

Возможны комбинированные операции. Примеры элементов,выполняющих такие действия приведены на рис.2-4.

Рис. 2-4 Комбинированные логические элементы

4) Исключающее "или" – функция равна 1,когда только одна переменная равна 1. Обозначается значком

5) Сумма по модулю 2 - функция равна 1,когда нечетное число переменных равно 1, функция равна 0, когда четное число переменных равно 1. Функция обозначается: в виде у = Σ_mod2 = х₁х₂...х_n. Для двух переменных Σ_mod2 совпадает с функцией исключающее "или". Для трех переменных в таблице 4 приведены данные для функций "исключающее или" и "сумма по модулю 2". Они уже неполностью совпадают.

х1	х2	х3	у1=х1х2х3	у2=х1х2х3
0	0	0	0	0
0	0	1	1	1
0	1	0	1	1
0	1	1	0	0
1	0	0	1	1
1	0	1	0	0
1	1	0	0	0
1	1	1	0	1 !!!

Система логических функций называется функционально полной, если используя только эти функции можно реализовать любые другие. Функционально полными являются системы:
1) "и", "или", "не";
2) "и", "не";
3) "или", "не".

Порядок выполнения логических операций: "не","и","или" (если нет скобок).

х+0=х	х×0=0	х0=х
х+1=1	х×1=х	х1=х
х+х=х	х×х=х	хх=0
х+х=1	х×х=0	хх=1

Их можно проверить подставляя вместо х 0 или 1.

Правила Де-Моргана позволяют переходить от конъюнкции к дизъюнкции и наоборот.

В предыдущей строке показана типичная ошибка, когда полагают, что произведение инверсий равно инверсии произведения этих же переменных.

Закон поглощения

х₁+х₁×х₂ = х₁(1+х₂) = х₁×1 = х₁х₁ "поглощает" х₂

Пусть функция задана в виде таблицы

Каждая строка таблицы представляет собой конъюнкцию переменных. Если значение переменной в данной строке равно 0, то переменная берется с инверсией.

Реализация полученного выражения с помощью элементов "2и-не":

Рис.2-5 Реализация функции,заданной таблицей

Правило построения диаграммы Карно

Для n переменных заполняется прямоугольная таблица, содержащая 2ⁿ клеток так, чтобы в соседних клетках конъюнкции отличались не более, чем одним сомножителем.

Если минимизируемая функция при данном наборе переменных равна 1, то в соответствующую клетку ставится 1 (нули можно не ставить). В прямоугольной таблице единицы обводятся контурами и записывается функция в виде суммы произведений,описывающих контуры. Число клеток внутри контура 2^к (1,2,4,8...).

Следует покрыть все единицы возможно меньшим числом возможно более крупных блоков. Каждому блоку сопоставляется конъюнкция, записываемая следующим образом:
1) Если блок целиком лежит в единичной области переменной х_i, то она включается в конъюнкцию без инверсии, если в нулевой области, то с инверсией.
2) Если блок делится точно пополам между нулевой и единичной областями х_i, то х_i в конъюнкцию не включается (склеивание по х_i).

Других расположений правильно выбранного блока быть не может.

Например:
а) для двух переменных, заданных таблицей

Большинство цифровых микросхем относятся к потенциальным микросхемам, в которых сигнал на их входе представляется высоким или низким уровнем напряжения. Этим уровням соответствуют логические значения 1 и 0. Существуют два способа представления логических переменных:
1. Высокий уровень напряжения - 1, низкий - 0 (положительная логика).
2. Высокий уровень напряжения - 0, низкий - 1 (отрицательная логика).

Логические операции, выполняемые микросхемами, обычно указывают для положительной логики.

Разработкой каждой серии цифровых ИС начинается с базового логического элемента. Так называют элемент, который лежит в основе всех микросхем серии: комбинационных(логических), триггеров, счетчиков и др. Как правило, базовые логические элементы выполняют операции "И-НЕ" либо "ИЛИ-НЕ". Принцип построения базового элемента, способ управления его работой, напряжение питания и другие параметры являются определяющими для всех ИС данной серии. Широко распространены ИС, построенные на базовых элементах транзисторно-транзисторной логики (ТТЛ)

Базовый элемент ТТЛ (рис. 2-6) строится на основе многоэмиттерного транзистора VT1, обеспечивающего коньюнкцию входных сигналов Xi, и сложного инвертора на транзисторах VT2-:VT4, выполняющего операцию "НЕ".

Когда на все входы Xi многоэмиттерного транзистора поданы сигналы 1 (высокий потенциал, сравнимый с +E), все его эмиттерные переходы закрыты. Ток от источника через резистор R1 и коллекторный переход VT1 поступает на базу VT2. Транзистор VT2 открывается до насыщения и открывает VT4 также до насыщения. Транзистор VT3 в это время закрыт, поскольку напряжение на коллекторе открытого транзистора VT2 мало. Диод VD служит для повышения порога открывания транзистора VT3.

Рис.2-6 Базовый элемент ТТЛ

Таким образом, рассмотренный элемент ТТЛ выполняет логическую операцию "И-НЕ" ().

Для ограничения тока через открытый транзистор VT3 при случайном коротком замыкании выхода элемента включен резистор R4.

В состав некоторых серий цифровых ИС ТТЛ входят логические элементы без коллекторной нагрузки выходного транзистора VT4 - элементы с "открытым" коллектором. Они предназначены для работы с внешней нагрузкой в виде индикаторных приборов, светодиодов и т.д.

Если какие либо из входов многоэмиттерного транзистора никуда не подключены, то это воспринимается элементом как подача на эти входы 1, так как тока в цепи неподключенного эмиттера нет.Поэтому, например, элементы "И-НЕ" ("ИЛИ-НЕ")  можно использовать как простые инверторы, подавая инвертируемый сигнал на один из входов "И-НЕ" или же соединяя все входы вместе. В схеме "И-НЕ" сигнал можно подавать только на один из входов, оставляя остальные неподключенными (рис.2-7).

Рис.2-7 Использование элементов "и-не’,’или-не’ как инверторов

Вход ИС транзистор-транзисторной логики(ТТЛ) реализуется с помощью многоэмиттерного транзистора.

Рис.2-8 Многоэмиттерный транзистор

При подаче хотя бы на один из эмиттеров уровня "0", ток из выходной цепи R_н переключается во входную цепь и на выходе устанавливается "0". Если на все входы подать уровень "1", тогда во входной цепи тока не будет, он пойдет через R_н и на выходе будет "1". Данная схема выполняет операцию "и". Если на входы ничего не подавать, то тока во входной цепи также не будет и на выходе появится "висячая 1". При соединении многоэмиттерного транзистора и сложного инвертора образуется элемент "И-НЕ".

Пути повышения быстродействия ТТЛ схем

1) Нелинейная обратная связь (НОС)

Рис.2-9 НОС с помощью диода

При подаче на вход напряжения единичного уровня транзистор открывается и напряжение на выходе начинает падать. В какой-то момент потенциал φ_а < φ_b, следовательно VD открывается и дальнейшего насыщения не происходит. Поэтому при подаче Uвх=0 транзистор закрывается значительно быстрее.

2) Применение диодов и транзисторов Шоттки.

ДШ – диод  Шоттки (диод на горячих носителях).

Рис.2-10 Условное обозначение и характеристика диода Шоттки

В них выпрямительный контакт расположен на границе между металлом и полу­проводником, а носители зарядов и в полупроводниках, и в металле – электроны. Неосновных носителей нет. Соединение ДШ + транзистор образуют транзистор Шоттки (555 серия).

В качестве инверторов можно использовать МОП транзисторы, но р- и n-канальные цифровые элементы оказались непрактичными как базовые для массовых микросхем прежде всего из-за низкого быстродействия. Действительно, при Rс=100кОм и емкости нагрузки С_н=30 пФ время отключения составит t_1,0= 2,2R_cC_н= 6,6 мкс,что соответствует максимальной частоте входных импульсов 150 кГц.

Увеличить быстродействие на порядок позволяет последовательное (столбиком) соединение р и n-канальных МОП-транзисторов. Тогда резистор R_c в схеме не нужен, а заряд и разряд паразитных нагрузочных емкостей будет происходить через относительно небольшие сопротивления р- и n-каналов.

С помощью металлизации поверхности кристалла элементы структуры соединяются в схему инвертора DD1 (рис.2-11). К затворам присоединен защитный стабилитрон VD1, без него вход инвертора будет пробит статическим электричеством.

Цифровые микросхемы должны быть крайне устойчивы к таким явлениям, как пробои от статического или наведенного от силовых сетей электричества. Прежде всего защита гарантируется их структурой. На рис. 2-11 показана полная эквивалентная схема инвертора КМОП. Стоковое напряжение (плюс источника питания) подключается на n-подложку.

Рис.2-11 Упрощенная и полная схемы инвертора на КМОП транзисторах

Конденсатор С символизирует входную емкость инвертора. Как правило, она составляет от 5 до 15 пф. Диоды VD1 – VD3 защищают изоляцию затвора от пробоя. Диод VD1 имеет пробивное напряжение 25 В, VD2 и VDЗ-50 В. Последовательный резистор R=200 Ом... 2 кОм не позволяет скачку тока короткого замыкания передаваться в незаряженную входную емкость С. Тем самым защищается выход предыдущего (управляющего) инвертора от импульсной перегрузки. Диоды VD4-VD5 защищают выход инвертора от пробоя между n⁺ и p⁺ областями. Диод VD6 защищает канал от ошибочной перемены полярности питания.

Цифровые микросхемы эмиттерно-связанной логики (ЭСЛ) имеют наибольшее быстродействие, достигшее в настоящее время субнаносекундного диапазона. Особенность ЭСЛ в том, что схема логического элемента строится на основе интегрального дифференциального усилителя (ДУ), транзисторы которого могут переключать ток и при этом никогда не попадают в режим насыщения. Поэтому такие схемы самые быстродействующие.

Рис.2-12 Схема элемента ЭСЛ

На рис.2-12а показана основа логического элемента DD1 - переключатель тока I₀. Если входным сигналом Uвх открыть транзистор VТ1, через него потечет весь ток I₀, вытекающий из общей точки связанных эмиттеров Э. На коллекторе транзистора VТ1 окажется напряжение низкого уровня. В этот момент транзистор VТ2 тока не имеет, он вынужденно находится в состоянии отсечки. На его коллекторе присутствует напряжение высокого уровня.

Наличие генератора стабильного тока (ГСТ) принципиально, с его помощью строго фиксируются выходные логические уровни.

В отличие от аналоговых применений дифференциального усилителя, когда стремятся использовать разность напряжений Uвых между коллекторами, цифровая микросхема, переключающая ток I₀, снабжается двумя инверсными выходами логических уровней, где выделяются напряжения высокого и низкого уровней.

На рис. 2-12б показан простейший одновходовый элемент ЭСЛ. Новым в развитии элемента DD1 (рис. 2-12а) здесь является источник опорного напряжения U_оп. Это напряжение фиксирует порог срабатывания переключателя тока. Тем самым дифференциальный усилитель превращается в логический элемент. У него теперь два состояния выходов, которые переключаются лишь при условиях: U_вх>U_оп или U_вх<U_оп. Однако при проектировании ЭСЛ ставилась задача: получить сверхскоростную логику. В схеме (рис.2-12б) этого достичь нельзя, так как выходное сопротивление выходов Q и Q велико, оно приближается к величине R_н. Для снижения выходного сопротивления к коллекторным выходам подключаются эмиттерные повторители, работающие в линейном режиме. Теперь выходное сопротивление эмиттерного выхода значительно уменьшается:

R_вых=R_k/(B+1), где (В+1) - коэффициент усиления по току транзистора-эмиттерного повторителя. Эмиттерные выходы чаще делаются "открытыми", чтобы можно было их соединять в элементы "монтажное ИЛИ". Сопротивление внешнего нагрузочного резистора Rэн можно выбрать от 300 Ом до 30 кОм.

Принципиальная особенность микросхем ЭСЛ: они питаются отрицательным напряжением -U_и.п.э (то есть напряжение подается от эмиттеров), а коллекторные цепи заземляются. Этим способом повышается помехоустойчивость ЭСЛ. Ток потребления I_пот вытекает из микросхемы в источник.

K_об - коэффициент объединения по входу, определяет число входов данной микросхемы, по которым реализуется логическая функция; U_п - допустимое напряжение статической помехи, определяется как разность выходного и входного напряжений, соответствующих уровню логической 1, либо уровню логического 0. В расчет принимается меньшее из значений U_п¹ = U_вых'- U_вх' и U_п⁰ = U_вх⁰ - U_вых⁰; P_пот.ср - средняя потребляемая мощность, определяемая выражением P_пот.ср = (P_пот⁰ + P_пот¹)/2, где P_пот⁰, P_пот¹ - потребляемая микросхемой мощность в состоянии соответственно 0 и 1 на входе.

Средняя потребляемая мощность тесно связана с быстродействием микросхемы: чем больше P_пот.ср, тем с большей частотой может переключаться схема.

Динамические параметры ИС

Основным динамическим усредненным параметром быстродействия ИС является среднее время задержки распространения сигнала , где - время задержки распространения сигнала при выключении микросхемы, - время задержки при включении микросхемы.

Статические параметры ИС

U_ип - напряжение источника питания;

U⁰_вх, U⁰_вых - входное и выходное напряжение логического 0;

U¹_вх, U¹_вых - входное и выходное напряжение логической 1;

I⁰_вх, I⁰_вых - входной и выходной ток логического 0;

I¹_вх, I¹_вых - входной и выходной ток логической 1;

K_раз - коэффициент разветвления по выходу, определяет число входов микросхем - нагрузок, которые можно одновременно подключить к выходу данной микросхемы.

Интегральные микросхемы объединены в серии. Серия состоит из совокупности различных типов ИС, имеющих одинаковое конструктивное оформление и изготавливаемых на основе одинаковых базовых элементарных схем.

Условное обозначение различных типов ИС состоит из четырех элементов. Первый элемент - цифра, указывающая на технологическую разновидность микросхемы: полупроводниковые 1, 5, 7; гибридные - 2, 4, 6, 8; прочие - 3. Второй элемент обозначает порядковый номер серии и состоит из двух цифр 00-:99. Третий индекс из двух букв определяет функциональные свойства ИС, ее назначение. Четвертый элемент - порядковый номер разработки ИС в данной серии для микросхем одного назначения. Более подробные данные об ИС приводятся в справочниках.

В обыденной жизни применяется десятичная система счисления, в которой используется 10 цифр от 0 до 9 и число представлено как сумма степеней числа 10. Например, число 1407 представляет сокращенную запись суммы 1*10³+4*10²+0*10¹+7*10⁰. В цифровой электронике чаще всего используется двоичная система счисления.

Двоичная (бинарная) система основана на степенях числа 2, оперирует только с двумя символами (цифрами): 0 и 1. Двоичная цифра (символ 0 и 1) является единичной элементарной информацией, которая называется битом. Биты объединяются в слова определенной длины, слово длиною в 8 бит называется байтом. В настоящее время наиболее распространены системы с байтовой организацией данных. Поскольку в двоичной системе используется два символа, она имеет основание 2 и значения, которые должны быть приписаны отдельным позициям (веса), являются степенями числа 2.

Целые числа без знака в двоичной системе счисления представляются следующим образом:

a_m2^m+a_m-12^m-1+....+a₄2⁴+a₃2³+a₂2²+a₁2¹+a₀2₀, где a_i=0, или 1.

Наименьшая значащая цифра (младший разряд числа) здесь расположена справа, а слева последовательно каждая цифра представляет собой более высокий разряд, более высокую степень числа 2. Например, код 1011 представляет число 1*2³+0*2²+1*2¹+1*2⁰=8+2+1=11.

При сдвиге целого числа на одну позицию влево производится умножение на два, а при сдвиге на одну позицию вправо производится деление на 2, что обусловлено основанием этой системы счисления.

Перевод чисел из двоичной системы счисления в десятичную

Перевод выполняется путем сложения весов тех разрядов, в которых имеются единицы. Например:

Веса 2⁷ 2⁶ 2⁵ 2⁴ 2³ 2² 2¹ 2⁰.

Переводимое число 1 0 0 1 1 0 1 1 = 128 + 0 + 0 + 16 + 8 + 0 + 2 + 1 = 155.

Двоично-десятичный код представляет собой десятичный код, каждый разряд которого представлен четырьмя разрядами двоичного кода. Например:

46₁₀ = 0100.0110_2-10; 842₁₀ = 1000.0100.0010_2-10.

Он используется для выдачи информации на цифровые индикаторы. На каждый индикатор поступает четырехразрядный двоичный код и высвечивается одна из цифр десятичного кода.

Двоичный код для представления больших чисел требует очень большого числа двоичных разрядов, состоящих из единиц и нулей. С такими кодами человеку работать затруднительно и легко возникают ошибки. Для облегчения работы двоичные коды можно представить в восьмеричной форме: каждые три разряда, начиная с младшего, записываются в виде десятичной цифры. Так как самое большое число, которое можно записать тремя двоичными разрядами равно 7 (111₂=7₁₀), то восьмеричные коды записываются цифрами от 0 до 7. Например, 101.110₂ = 56₈ ,11.100₂ = 34₇.

Он образуется аналогично восьмеричному, но объединяются четыре разряда, начиная с младшего, и записываются в виде одного символа. Самое большое число, которое можно записать четырьмя двоичными разрядами 1111₂ = 15₁₀, что составляет уже 2 десятичных цифры, а представить нужно в виде одного символа. Поэтому вводятся новые символы для представления чисел от 10 до 15. Для этого используются буквы латинского алфавита А, B, C, D, E, F.

Десятичный код - 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

Шестнадцатеричный код - 0 1 2 3 4 5 6 7 8 9 A B C D E F

Например: 1010.0111₂ = A7₁₆ (чаще используется обозначение A7H), 11.0111.0101₂ = 375H, 1111.1011.1001₂ = FB9H.

Шестнадцатеричный код чаще всего используется для общения человека и ЭВМ на уровне кодов.

Рассмотренные выше коды называются позиционными, так как вес каждого разряда определяется его положением (позицией ) в рассматриваемом коде. Так в двоичном позиционном коде 1 в крайнем правом разряде представляет число 2⁰, в следующем разряде - 2¹ и т.д. Поэтому двоичный позиционный код еще называют кодом 8421. В цифровых датчиках применение этого кода может привести к большим ошибкам. В цифровых датчиках перемещения или угла поворота единица изображается отверстием в маске, через которое проходит световой луч, а ноль изображается непрозрачным участком маски.

Если пользоваться двоичным, то при перемещении маски, например, из положения 0111 в положение 1000 из-за неодновременной смены трех "1" на три "0" могут кратковременно возникнуть коды 1100, 1010, 1101 и т.д., которые значительно отличаются как от предыдущего, так и от последующего значения и погрешность становится непредсказуемой. Все проблемы снимаются при использовании кода Грея, в котором при увеличении кода на 1 каждый раз изменяется только один из разрядов. Код Грея используется только для снятия информации с датчика. Для дальнейшей обработки информации код Грея переводится в двоичный позиционный по следующему алгоритму:

Каждый i-й, считая с левого старшего, разряд двоичного позиционного кода любого числа равен сумме по модулю 2 i-го и всех более левых разрядов этого числа, представленного кодом Грея.

Сложение двоичных кодов производится побитно на основе следующих соотношений: 0+0=0; 0+1=1; 1+0=1; 1+1=0 и 1 - в перенос (в результате 10).

Например:

      1 перенос                 111 переносы
 ₊9     ₊1001                  ₊7     ₊0111
   5       0101                   1       0001
  14       1110                   8       1000

Это действие можно выполнять так же как и в десятичных кодах, занимая 1 старшего разряда (производить заем):

     1 заем
_- 10     _-1010
   5       0101
   5       0101

Но для многоразрядных кодов процедура очень осложняется, когда приходится занимать не из соседнего старшего разряда, а из более старших разрядов. Поэтому в цифровой технике вводится понятие дополнительного кода, который позволяет совершенно одинаково выполнять операции сложения и вычитания. Для указания знака кода используется самый старший его разряд. В положительном коде старший разряд равен нулю, а в отрицательном – единице. Дополнительный код положительного числа совпадает с его прямым (обычным) кодом. Дополнительный код отрицательного числа получается путем инверсии прямого кода и добавления к результату единицы.

Например: прямой и дополнительный код числа +5 равен 0101, дополнительный код числа –5 равен +1 = 1010+1 = 1011.

Старший разряд "1" указывает, что код представляет отрицательное число. Код называется дополнительным потому, что он дополняет n-разрядный прямой код до значения 2ⁿ. В приведенном примере 0101+1011 = 10000₂ = 2⁴.

Имеется другой способ определения дополнительного кода, несколько быстрее приводящий к цели. Разряды прямого кода переписываются справа налево, начиная с младшего разряда D₀ до первой встретившейся 1, остальные разряды инвертируются.

Например 10110_пр = 01010_доп.

Вычитание двоичных кодов сводится к сложению положительных и отрицательных кодов и выполняется как сложение их дополнительных кодов. При выполнении этой операции очень важно проследить чтобы результат действия над кодами не исказил знаковый разряд. Поэтому должен быть определенный запас нулевых разрядов, расположенных после знакового разряда. В нижеприведённых примерах операнды занимают всего 4 разряда, но будем использовать восьмиразрядные коды.

Рассмотрим различные ситуации при вычитании.

1) Вычислим в двоичных кодах результат операции 7-5 = 7+(-5).

Определим дополнительный код –5 = -00000101_пр = 11111011_доп.

Тогда 7₁₀-5₁₀ = 00000111_доп+11111011_доп = 1.00000010_доп = 00000010_пр = 2₁₀

Возникший перенос 1 в разряд D₈ отбрасывается. Знаковый разряд D₇ = 0, поэтому результат – положительное число 2, у которого прямой код такой же, как и дополнительный.

2) Определим результат операции 5₁₀-7₁₀ = 00000101_пр-00000111_пр = 00000101_доп+11111001_доп = 11111110_доп = -00000010_пр=-2₁₀

Здесь D₇ = 1, результат отрицательный, поэтому дополнительный код переводится в прямой. Это выполняется по тому же правилу, что и перевод прямого кода в дополнительный.

3) Найдём –5₁₀-7₁₀ = 11111011_доп+11111001_доп=1.11110100_доп = -00001100_пр = -12₁₀.

Операция выполняется также как и для десятичных кодов: множимое умножается на каждый разряд множителя и результаты складываются со сдвигом. Можно умножать, начиная с младших разрядов со сдвигом влево, или со старших со сдвигом вправо.

6₁₀* 7₁₀          111                  111
                              ^*110                 ^*110
                                000                  111
                              111                      111
                          ^*111                    *    000
                          101010₂ = 42₁₀      101010

Числа со знаком умножаются в прямом коде, а знак определяется как сумма по модулю 2 знаковых разрядов.

Выполняется как вычитание со сдвигом. Например:

18:6 = 3                   22:4 = 5,5

10010 : 110              10110 : 100
        - 110       11             - 100       101,1
            110                            110
          - 110                          - 100
            000                              10,0
                                             - 100
                                                000

Здесь дробная часть представляет отрицательные степени числа 2.

Например: степени 2 2 1 0 -1 -2

Код 110,11 = 4+2+0,5+0,25 = 6,75.

Дешифратор – логический узел, осуществляющий коммутацию одного из N выходов по заданным n адресным входам. На рис 5-1 показан дешифратор 3х8 (3 адресных входа, 8 выходов). При подаче на входы а₀а₁а₂ какого-либо кода на выходе с номером определенным адресным кодом появляется 1, а на остальных выходах - 0. Дешифратор используется для выбора (коммутации) одного из блоков цифрового устройства.

Рис 5-1 Дешифратор

Если число выходов N < 2ⁿ, то дешифратор называется неполным.

При стробсигнале √ = 0 все выходы обнулены.

Двухъярусная схема

При большом числе выходов применяются двухъярусные схемы с использованием стробирующих входов. Если имеется k – разрядный дешифратор, то для n > k потребуется 2^n-k+1 дешифраторов.

Например, требуется построить дешифратор 4х16 используя дешифраторы 2х4. В этом случае n = 4, а k = 2, и потребуется 2^4-2+1 = 5 дешифраторов.

Рис.5-2 Двухярусный дешифратор

Логический узел осуществляющий коммутацию с N входов на 1 выход называется мультиплексор. Номер входа b_i определяется кодом, поданным на адресные входы а_i (рис.5-3б).

                                              а                                                          б
Рис.5-3 Мультиплексоры

Мультиплексор можно построить с помощью дешифраторов (рис.5-3а).

Мультиплексор, как универсальный логический элемент

С помощью мультиплексора можно реализовать любую логическую функцию.

Например, построим с помощью мультиплексора схему Σ_mod2  для двух переменных. Для этого потребуется 2ⁿ = 4 – четырехвходовый мультиплексор.

Рис.5-4 Реализация сумматора по модулю 2 с помощью мультиплексора

Сумматор – устройство, осуществляющее операцию сложения двоичных кодов  по правилам:

0+0 = 0, 0+1 = 1, 1+0 = 1, 1+1 = 0 и 1 - перенос.

Для сложения младших разрядов кода применяется полусумматор.

Рис. 5-5 Полусумматор

Во всех последующих разрядах может появиться перенос из предыдущих разрядов, который должен быть учтен. Его работа описывается таблицей 6. Здесь C_n – предыдущий перенос, C_n+1 – последующий перенос.

Таблица 6 реализуется в виде более сложной комбинации логических элементов, которые образуют полный сумматор, содержащий 3 входа и 2 выхода.

Триггер – логическая схема с положительной обратной связью, имеющая 2 устойчивых состояния (бистабильная ячейка).

1) RS-триггер на двух элементах "2и-не

Рис.6-1 RS-триггер с инверсными входами

Данное уравнение является особым логическим уравнением, которое выражает последующее состояние выхода y₁ в зависимости от входов х₁ и х₂ и предыдущего состояния выхода. Иначе его можно представить в виде:

Если S = R = 1, тогда Q_n+1 = 0+1Q_n = Q_n (хранение).

Если S = 0, R = 1, тогда Q_n+1 = 1+1Q_n = 1 (установка 1).

Если S = 1, R = 0, тогда Q_n+1 = 0+0Q_n = 0 (установка 0).

Рис.6-2 Схемное обозначение триггера

Данный триггер называется с инверсными входами так как активным уровнем сигнала подаваемого на входы является 0.

На основе этого триггера строится схема, устраняющая дребезг контактов кнопочного переключателя при его замыкании (схема "антидребезг").

Рис.6-3 Схема "антидребезга"

При нажатии кнопки К схема из положения "0" переходит в положение "1". Во время дребезга контактов, контакт в начальное положение не возвращается, а оказывается в промежуточном положении, тогда на входы поступают "висячие" единицы и триггер находится в состоянии хранения. Дребезг устраняется.

2) RS-триггер на элементах "2или-не". Это триггер с прямыми входами.

Рис.6-4 RS-триггер с прямыми входами

Его таблица состояний:

3) RS-триггеры со входной логикой:

Рис.6-5 Триггер с входной логикой

Для того, чтобы такой триггер сработал необходимо, чтобы R и S сигналы обеспечивались соответствующей конъюнкцией R_i и S_i сигналов.

Паразитные триггеры (триггерное кольцо)

Если в электронной схеме оказались соединенными в кольцо любое четное число инвертирующих элементов, то получится схема также имеющая 2 устойчивых состояния.

Рис.6-6 Триггерное кольцо

Такие схемы не строят, они возникают случайно в результате неисправности. Их надо уметь распознават и устранять.

Генератор меандра

Если соединить в кольцо любое нечетное число инвертирующих элементов, то образуется генератор меандра – периодической последовательности прямоугольных импульсов, у которых длительности импульса и паузы равны t_имп = t_паузы (скважность =1).

Рис.6-7 Меандр

В них вводится дополнительный вход тактового импульса (стробимпульс с).

Рис.6-8 Тактируемый RS-триггер

Eсли с = 0; Q_n+1 = Q_n – хранение. Если с = 1; Q_n+1 = (S+RQ)_n.

Данная схема "прозрачна" по S и R входам при с = 1.

Рис.6-9 D-триггер

При с =1, что подается на D, то и появляется на Q.

Если с =0, то режим хранения.

Этот триггер может использоваться для хранения информации поступающей на вход D, а также как триггер задержки, срабатывающий через интервал времени от начала сигнала D до начала сигнала с.

Триггер имеет единственный вход С и меняет свое состояние каждый раз при поступлении 1 на этот вход.

Рис.6-10 Статический T-триггер

Данный триггер делит частоту входного сигналов на 2 (рис.6-11) На этом основано построение счетчиков и делителей частоты на произвольное заданное число.

Рис.6-11 Деление частоты на 2

Срабатывает в момент перехода строб сигнала С с 0 в 1(по его переднему фронту).

Рис.6-12 Однотактный JK-триггер

Рис 6-13 Условное обозначение JK-триггера

Если соединить входы j, с и k, то получится Т-триггер. Если с = 0, то хранение при любых J и K. В JK-триггере запрещенных состояний нет.

Jn	Kn	C	Qn+1		состояние
0	0		Qn	/Qn	хранение
0	1		0	1	запись 0
1	0		1	0	запись 1
1	1		/Qn	Qn	Т-триггер

1) Двухтактный RS-триггер (MS-триггер).

При С = 1, информация принимается в М-триггер, но не проходит в S-триггер.

При С = 0, информация из М-триггера переписывается в S-триггер.

Рис.6-14 Двухтактный RS-триггер

М – master – ведущий; S – slave – ведомый.

При любом С одна ступень триггера "прозрачна", другая "непрозрачна", поэтому триггер в целом непрозрачен.

2) Двухтактный JK-триггер.

Это двухтактный RS-триггер, выходы Q которого заведены накрест на входные конъюнкторы, тогда R и S входы называются J и К входами.

Если j = k = 0 то С-сигнал не может открыть триггер – хранение. Если j = 1; k = 0, то С-сигнал откроет конъюнктор &1, но только если до поступления С-сигнала было: Q = 0; . В отличие от обычного RS-триггера, вариант j = k = 1 не запрещён.

Регистр – функциональный узел объединяющий несколько однотипных триггеров.

Типы регистров:

1) Регистры защелки – строятся на триггерах защелках (К155ТМ5; К155ТМ7), запись в которые ведется уровнем стробирующего сигнала.

В триггере К155ТМ8 - запись ведется положительным фронтом стробирующего сигнала.

2) Сдвигающие регистры – выполняют функцию только последовательного приема кода.

3) Универсальные регистры – могут принимать информацию в параллельном и последовательном коде.

4) Специальные регистры – К589ИР12 имеют дополнительные варианты использования.

Это регистр, содержимое которого при подаче управляющего сигнала может сдвигаться в сторону старших или младших разрядов. Например, сдвиг влево приведен в таблице 9.

Регистр с однофазной синхронизацией

На вход DS поступает последовательный код.

Рис.7-1 Регистр с однофазной синхронизацией

В регистр (рис.7-1) в момент поступления стробирующего импульса происходит запись входного бита DS в триггер ТТ₀. В триггер ТТ₁ переписывается информация, имевшаяся в ТТ₀, в ТТ₂ из ТТ₁ и т.д.

При подаче следующего бита DS и сигнала С происходит тот же процесс, в результате все биты имевшиеся на выходах Q₀-_Q3 передвигаются на 1 разряд влево. Условное обозначение такого регистра приведено на рис.7-2.

Рис.7-2 Сдвиговый регистр Рис.7-3 Двухфазный сдвиговый регистр

В регистре (рис.7-3) по сигналу С₁ происходит запись в однотактные триггеры Т₀⁰ и Т₀¹, а по сигналу С₂ информация переписывается в триггеры Т₁⁰ и Т₁¹ и появляется на выходах Q₀ и Q₁. Сдвиговые регистры применяются для преобразования последовательного кода в параллельный.

Они имеют внешние выходы и входы для всех разрядов, а также последовательный вход DS.

Имеются два вида универсальных регистров:

1) регистр выполняющий сдвиг только в одном направлении и параллельный прием кода (например, К155ИР1; К176ИР3).

2) с четырьмя режимами работы: сдвиг вправо/влево; параллельный прием; хранение(например, 8 разрядный регистр К155ИР13; 4 разрядный К500ИР141).

Функциональный узел предназначенный для счета импульсов называется счетчиком. По мере поступления входных импульсов счетчик последовательно перебирает свои состояния в определенном для данной схемы порядке. Например:

Длина списка используемых состояний К называется модулем пересчета или емкостью счетчика. Наиболее часто используются двоичные счетчики, у которых порядок смены состояний триггеров соответствует последовательности двоичных кодов. Применяются и другие виды кодирования,например sодинарное, когда состояние счетчика определяется местоположением движущейся единицы.

К=3

Унитарное кодирование – состояние определяется числом единиц.

Обычный счетчик перебирает свои состояния в возрастающем порядке (суммирующий счетчик), если наоборот, то это вычитающий счетчик. Если можно менять направление перебора - реверсивный счетчик. Если для переключения нужен синхросигнал, счетчик называется синхронным, если только входной сигнал, то асинхронным.

Рис.8-1 Схемное обозначение счетчика

CR – выход переноса, который используется для соединения со следующим счетчиком.

Виды связи между триггерами счетчика

1) непосредственная связь - счетчик последовательного переноса

2) тракт последовательного переноса - счетчик последовательного переноса

3) тракт параллельного переноса – счетчик параллельного переноса.

Рис.8-2 Счетчик с непосредственной связью

При подаче импульсов на счетный вход, состояние ТТ₀ каждый раз меняется на противоположное. Состояние ТТ₁ будет меняться лишь тогда, когда на выходе Q₀ будет переход с 1 на 0 и т.д. Сигнал по цепочке триггеров распространяется последовательно поэтому происходит задержка срабатывания триггеров.

В худшем случае: t_{зад общ} = nt_{зад триггера}. В момент перехода появляются всякие промежуточные комбинации (некорректные коды).

Достоинства схемы: предельная простота, легкость наращивания. От плохих импульсов не сбивается (возможна ошибка только на одну единицу).

Пример такого счетчика-схема К155ИЕ5.

Рис.8-3 Счетчик с трактом последовательного переноса

Входной импульс проходит через все триггеры содержащие единицу, попутно сбрасывая их в ноль, переводит в единицу первый встреченный погашенный триггер (0) и через него уже не проходит. Поэтому время задержки резко сокращается и некорректные коды не возникают.

Рис.8-4 Счетчик с трактом параллельного переноса

На входе каждого триггера, кроме первого, установлены конъюнкторы. Входной счетный сигнал поступает на все конъюнкторы сразу. Там где они открыты он вызывает одновременное переключение всех триггеров. Кроме того, на конъюнкторы поданы сигналы всех младших разрядов, поэтому при подаче счетного импульса изменяют свое состояние все те триггеры, перед которыми все более младшие были в состоянии 1.

Это счетчики, направление счета которых можно изменять.

Для превращения суммирующего счетчика в вычитающий нужно сигналы управления трактом переноса снимать с противоположных выходов триггера (не-Q вместо Q). Переключение направления счета осуществляется сигналом up/down.

Рис.8-5 Счетчик с досрочным сбросом

Двоичный счетчик разрядности n (2ⁿ>k) дополнен элементом "И", который по состояниям выходов Q_i обнаруживает код конца счета (k-1). После чего по цепи "R" сбрасывает счетчик в ноль. Сигнал сброса одновременно является и сигналом k-ичного переноса.

Достоинства: естественная двоичная последовательность кодов (от 0 до k-1).

Недостатки:

1) в процессе счета из-за неодновременного переключения триггеров могут возникать кратковременно коды (k-1), что вызовет преждевременный сброс.

2) сигнал сброса очень короткий, хоть один триггер сбросился и уже R = 0. Надо R удлинить и задержать, но тогда могут возникнуть некорректные коды.

Двоичный счетчик перед началом счета по тракту параллельной загрузки Д загружается кодом 2ⁿ-к, с которого начинается счет (рис.7-8). В конце счета на выходе появляется код «все единицы», затем вырабатывается сигнал CR, который через схему установки поступает на вход PL, снова в счетчик загружается код 2ⁿ-к и т.д.

Достоинства счетчика:

Использование штатного сигнала CR и входов параллельной загрузки.

Легкая смена основания пересчета (изменяется загружаемый код 2^т-к).

Недостаток:

Неестественная последовательность кодов, например, 5, 6, 7, 5, 6, 7 и т.д.

Такой счетчик применяется в делителях частоты, в которых используется только сигнал выходного переноса.

Рис.8-6 Счетчик с досчетом

ПЗУ представляет собой чисто комбинационную схему, имеющую n адресных входов и m выходов.

Рис.9-1 Схемное обозначение ПЗУ

ПЗУ организуются по двухъярусной структуре:

1) Всевозможные конъюнкции с помощью дешифратора.

2) C помощью схем "или" собираются все нужные конъюнкции.

Рис.9-2 Структура ПЗУ

Работа схемы: если все плавкие перемычки целы, то при выборе любого адреса на входы всех дизъюнкторов будет поступать хотя бы по одной единице, поэтому y₀ = y₁=···= y_m-1=1.

Для занесения в схему какой-либо информации некоторые перемычки пережигаются (ПЗУ с прожиганием), тогда на некоторых дизъюнкторах на все входы поступают "0" и на выход подается "0".

Примером такой ПЗУ является К155РЕ3. Ее структура 32x8 (32 слова по 8 битов каждое).

Рис.9-3 ПЗУ К155РЕ3

Если перемычка П₀ цела, то при выборе транзистора VT₀ (по адресу 00000 открывается "0" выход дешифратора), тогда ток этого транзистора создает через делитель R₁R₂ на базе VT₂ некоторый потенциал, VT₂ открывается, и на выходе y₀ появится "0". VT₁ в это время закрыт, т.к. потенциал его базы равен 0. Чтобы на выходе у₀ получить "1" необходимо перемычку П₀ сжечь. Для этого U_пит2 повышают до уровня 10-11 В; открывается стабилитрон VD, на базе VT₁ появляется положительный потенциал, транзистор VT₁ открывается и его ток сжигает перемычку. Теперь на базе VT₂ не будет положительного потенциала, VT₂ – закрыт, следовательно у₀ = 1.

Длительность прожигающего импульса выбирается в интервале 5¸20мс.

ПЗУ со стиранием информации ультрафиолетовым излучением в настоящее время наиболее широко используются в микропроцессорных системах. В БИС таких ПЗУ каждый бит хранимой информации отображается состоянием соответствующего МОП-транзистора с плавающим затвором (у него нет наружного вывода для подключения). Затворы транзисторов при программировании «1» заряжаются лавинной инжекцией, т.е. обратимым пробоем изолирующего слоя, окружающего затвор под действием электрического импульса напряжением 18 – 26 В. Заряд, накопленный в затворе, может сохраняться очень долго из-за высокого качества изолирующего слоя. Так, например, для ППЗУ серии К573 гарантируется сохранение информации не менее 15–25 тысяч часов во включенном состоянии и до 100 тысяч часов (более 10 лет) - в выключенном.

Они позволяют производить как запись, так и стирание (или перезапись) информации с помощью электрических сигналов. Для построения таких ППЗУ применяются структуры с лавинной инжекцией заряда, аналогичные тем, на которых строятся ППЗУ с УФ стиранием, но с дополнительными управляющими затворами, размещаемыми над плавающими затворами. Подача напряжения на управляющий затвор приводит к рассасыванию заряда за счет туннелирования носителей сквозь изолирующий слой и стиранию информации. По этой технологии изготовляют микросхемы К573РР2.

Достоинства ППЗУ с электрическим стиранием: высокая скорость перезаписи информации и значительное допустимое число циклов перезаписи - не менее 10000.

Рассматриваемые типы запоминающих устройств (ЗУ) применяются в компьютерах для хранения информации, которая изменяется в процессе вычислений, производимых в соответствии с программой, и называются оперативными (ОЗУ). Информация, записанная в них, разрушается при отключении питания.

Главной частью ЗУ является накопитель, состоящий из триггеров.

Рис.9-1 Матрица ЗУ

Накопитель двухкоордииатпого ЗУ состоит из нескольких матриц (рис.9-1), количество которых определяется числом разрядов записываемого слова. Запоминающие элементы (ЗЭ) одной матрицы расположены на пересечении адресных шин Х строк и Y столбцов, имеют одну общую для всех элементов разрядную шину. В ЗЭ одной матрицы записываются одноименные разряды всех слов, а каждое слово - в идентично расположенные запоминающие элементы ЗЭ_i, всех матриц, составляющие ячейку памяти. Таким образом, в двухкоординатное четырехматричное ЗУ, матрицы которого содержат по 16 запоминающих элементов (рис.9-1), можно записать 16 четырехразрядных слов.

В них запоминающий элемент содержит только один транзистор (рис.9-2).

Рис.9-2 Элемент динамической ОЗУ

Информация в таком элементе хранится в виде заря­да на запоминающем конденсаторе, обкладками которого являются области стока МОП-транзистора и подложки. Запись и считывание ннформаини производятся путем открывания транзистора по затвору и подключения тем самым заноминаюшей емкости к схеме усилителя-регенератора. Последний, по существу является триггерным элементом, который в зависимости от предварительной подготовки или принимает (считывает) информацию из емкостной запоминающей ячейки, устанавливаясь при этом в состояние 0 или 1, или наоборот, в режиме записи соответствующим образом заряжает ячейку, будучи предварительно установленным в 0 или 1.

В режиме чтения триггер усилителя-регенератора в начале специальным управляющим сигналом устанавливается в неустойчивое равновесное состояние, из которого при подключении к нему запоминающей емкости он переключается в 0 или I. При этом в начале он потребляет часть заряда, а затем при установке в устойчивое состояние, возвращает его ячейке, осуществляя таким образом регенерацию ее состояния. В режиме хранения информации необходимо периодически производить регенерацию для компенсации естественных утечек заряда. Максимальный период цикла регенерации для каждой из ячеек обычно составляет 1-2 мс.

ЦАП реализует преобразование цифрового кода в ток или напряжение.

I,U = ƒ(управляющего кода).

Чаще всего ƒ – линейная функция. Преобразование ведется в 2 этапа: код -> I  -> U.

1) Преобразование код -> ток производится с помощью резистивной матрицы.

Переключатели П_i выполнены в виде транзисторных ключей:

Рис.10-1 Резистивная матрица R-2ⁿR

2) Преобразование ток -> напряжение производится операционным усилителем. Величина выходного напряжения определяется резистором R, который установлен внутри корпуса ЦАП; ОУ подключается дополнительно.

Недостаток матрицы R-2ⁿR: резисторы матрицы сильно отличаются по величине и должны быть очень точно подобраны, поэтому чаще используется матрица R-2R.

Рис.10-2 ЦАП с матрицей R-2R

В этой матрице используются резисторы только двух номиналов, которые можно изготовить с высокой точностью.

Подключение ЦАП для преобразований кодов со знаком

При вводе кода со знаком в ЦАП путем инверсии знакового разряда к этому коду прибавляется код 128-ми (таблица 10). Диапазон входных кодов: -128 - 127 переходит в диапазон 0 - 255. После преобразования из полученного тока вычитается ток соответствующий 128-ми (рис.10-3) и тогда знак напряжения на выходе ОУ совпадает со знаком входного кода.

Рис.10-3 ЦАП-преобразователь кода со знаком

Поскольку выходное напряжение ЦАПа пропорционально и величине U_{опорное}, и входному коду, значит оно пропорционально их произведению. Поэтому ЦАП производит умножение кода и опорного напряжения.

Умножающие ЦАП можно использовать как усилитель с коэффициентом усиления управляемым с помощью кода.

Основные параметры ЦАП:

1) число разрядов n;

2) номинальный выходной ток (I_вых);

3) время установления после подачи кода (tуст);

4) погрешность полной шкалы (δ_пш);

5) погрешность линейности (δ_л);

Рис.10-3 Идеальная и реальная характеристики 3-х разрядного ЦАП

6) дифференциальная нелинейность (δ_лд) - это наибольшая по модулю разность единичного приращения (кванта) выходного напряжения q_i и среднего значения этого приращения.

Погрешность δ_лд для ПА1А не превышает 1 кванта, ПА1Б – 2 кванта, ПА1В – 4 кванта, ПА1Г – 8 квантов.

АЦП – устройства, преобразующие аналоговый сигнал (напряжение) в соответствующий ему код (двоичный, десятичный и т.д.).

Методы преобразования:

1) последовательный счет (динамическая компенсация);

2) слежение;

3) поразрядное уравновешивание (весовой метод);

4) параллельное преобразование;

5) интегрирование.

Структура такого АЦП показана на рис.10-4.

Рис.11-1 АЦП последовательного счета

На выходе счетчика появляется нарастающий код, который ЦАПом преобразуется в нарастающее напряжение U_цап. В тот момент, когда U_цап = U_вх, компаратор выдает сигнал равный "1", по которому полученный код записывается в регистр, и (с некоторой задержкой) сбрасывается счетчик. Процесс повторяется непрерывно.

Рис.11-2 Процесс преобразования в АЦП

Недостаток: время преобразования пропорционально величине сигнала U_вх, поэтому отслеживать можно только сравнительно медленные сигналы.

В нем применяется реверсивный счетчик, переключаемый сигналом с выхода компаратора. Поэтому АЦП отслеживает изменения напряжения на входе не начиная цикл с начала.

Рис.11-3 Работа следящего АЦП

Уравновешивание начинается со старшего разряда кода на выходе АЦП; в нем устанавливается "1" и оценивается знак разности преобразуемого сигнала и уравновешивающего сигнала, формируемого в ЦАП. Если U_цап < U_вх, то "1" сохраняется, если U_цап > U_вх, то "1" сбрасывается. Затем аналогично проверяются все остальные разряды. Уравновешивание происходит за n шагов при n разрядах.

Это самый быстрый метод: преобразование выполняется за 1 шаг.

Для построения n–разрядного АЦП параллельного преобразования требуется 2ⁿ-1 компараторов. На рис.11-4 приведена структурная схемя простейшего трехразрядного АЦП, поясняющая принцип работы. Здесь n = 3, поэтому требуется 2³-1 = 7 компараторов.

Рис.11-4 Трехраэрядный АЦП поразрядного уравновешивания

В делителе верхний и нижний резисторы вдвое меньшей величины, это обеспечивает напряжение на прямых входах компаратора х+0,5В. Благодаря этому АЦП выдает напряжения с учетом правила округления (0B < U_вх <0,5B → 0B; 0,5B < U_вх < 1,5B → 1B и т.д.). Дешифратор преобразует код, поступающий с компараторов в двоичный код (таблица 12).

Параметры АЦП К1107ПВ1 (2):

ПВ1 – 6 разрядов, 63 – компаратора, t_пр = 0,1 мкс.

ПВ2 – 8 разрядов, 255 – компараторов.

Они работают медленнее других АЦП, но обладают высокой помехоустойчивостью. Используются в системах выполняющих до нескольких тысяч измерений в секунду.

Рис.11-5 АЦП однократного интегрирования

Алгоритм работы

На входы компаратора поступает напряжение U_вх, которое нужно преобразовать в код и напряжение от генератора линейно нарастающего напряжения U_лин. Пока U_лин < U_вх, К = 1 – идет счет импульсов. В момент времени t = t₀, когда U_лин = U_вх, К = 0 – счет прекращается. Результат счета пропорционален U_вх. ГЛИН обычно строится на основе ОУ (рис.11-5). Счётчик считает импульсы ГТИ (рис.11-6) в интервале времени 0 – t₀. Количество импульсов пропорционально U_вх.

Недостаток: на точность преобразования очень сильно влияет нелинейность ГЛИН.

Рис.11-6 ГЛИН-интегратор на ОУ

Рис.11-7 Диаграмма работы АЦП двойного интегрирования

На вход АЦП подается преобразуемое напряжение, и интегрирование производится всегда в течении одинаковых интервалов времени 0 - t₁. В момент t₁ ко входу интегратора прикладывается всегда одинаковое напряжение обратного знака -U_{опорное}. Происходит "разинтегрирование" до момента времени t₂ (или t₃), когда напряжение на выходе интегратора станет равным 0.

Тогда интервал времени t₂ – t₁ (или t₃ – t₁) отображает во временном масштабе U_вх. Если в течении этого интервала считать импульсы от генератора, то количество импульсов пропорционально U_вх, то есть напряжение превращено в код.

Достоинства: тактовая частота и постоянная времени ГЛИН не влияют на точность. Важно лишь, чтобы ƒ_Т = const в интервале времени 0 - t. Достижимая погрешность d = 0,01%.

Пример интегрирующего АЦП микросхема КР572ПВ2:

t_инт = 10³Т, ƒ_Т = 10 - 50 кГц, t_инт = от 0,02с до 0,1с.

Если ƒ_Т = ƒ_помех/n, то АЦП нечувствителен к этой помехе. Цепь интегрирования в интеграторе – навесная: С = 0,1мкФ, R₁ = 47кОм (U_вх = ±0,2B), если R₁ = 470кОм (U_вх = ±2В).

Линейность напряжения интегратора очень зависит от качества конденсатора С. Если применен керамический конденсатор, то d = 0,1%; полистироловый – 0,01%; полипропиленовый – 0,001%.